台积电北美技术论坛登场 2纳米如期于2025年量产

　　台积电在北美技术论坛中，揭示包括2纳米技术进展及业界领先的3纳米技术家族新成员，其中包括支持更佳功耗、效能与密度的强化版N3P制程、为高效能运算应用量身打造的N3X制程、以及支援车用客户及早采用业界最先进制程技术的N3AE解决方案。

　　台积电北美技术论坛于美国加州圣塔克拉拉市举行，共超过1600位客户及合作伙伴参与，为接下来几个月陆续登场的全球技术论坛揭开序幕。

　　台积电总裁魏哲家表示，客户从未停止寻找新方法，以利用芯片的力量为世界带来令人惊叹的创新，并创造更美好的未来。 凭借着相同的精神，台积电也持续成长进步，加强并推进我们的制程技术，提高效能、功耗效率及功能性，协助客户在未来持续释放更多创新。

　　台积电指出，随着3纳米制程已进入量产，强化版N3E制程预计今年量产，台积电推出更多3纳米技术家族成员，以满足客户多样化的需求，其中N3P预计2024年下半年进入量产，相较于N3E，在相同漏电下，速度增快5%; 在相同速度下，功耗降低5-10%，芯片密度增加4%。

　　N3X着重于效能与最大时脉频率以支持高效能运算应用，预计2025年量产; N3AE将提供以N3E为基础的汽车制程设计套件(PDK)，预计2023年推出，让客户提早采用3纳米技术设计汽车应用产品，以便于2025年及时采用届时已全面通过汽车制程验证的N3A制程。

　　台积电表示，目前2纳米技术开发进展良好，采用纳米片晶体管架构，在良率与组件效能上皆展现良好的进展，将如期于2025年量产。 相较于N3E，在相同功耗下，速度最快将可增加至15%; 在相同速度下，功耗最多可降低30%，同时芯片密度增加大于15%。

　　此外，台积电也揭露3DFabric系统整合技术主要进展，先进封装方面，为满足高效能运算应用在单一封装中置入更多处理器及内存的需求，台积电正在开发具有高达6个光罩尺寸重布线层中间层的CoWoS解决方案，能容纳12个高带宽内存堆叠。

　　台积电也宣布推出SoIC-P，作为系统整合芯片(SoIC)解决方案的微凸块版本，提供具有成本效益的方式来进行3D芯片堆栈。